EMC対策のデジタル回路の設計(2) | パターン設計開発支援サイト

EMC対策のデジタル回路の設計(2)

 ・オープン・コレクタのプル・アップ抵抗はデバイスの近くに置く。 
   高い抵抗値は電流ループ内の最大電流を低減し、
     エミッションを低減する。

 ・未使用のゲート (入力) を GND や V+ の適当な方に接続する。
   EMI によって誤動作を生じた時のプログラマブル I/O ピンの
     高電流を防止する。

 ・クロック周波数の選択。
   複数のクロックを使用する時は、それぞれの基本周波数や
     高調波の周波数が互いに 500kHz 以内に入ることを避ける。

 

戻るボタン.png

 

tit_kaihatsu.gif